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[雑記]「Verilog」と「Verilog-HDL」と「Verilog HDL」


Verilog

Verilog」: Cadence社の「登録商標」です。
今は無き?(日本では販売すらしてなかった)シミュレータだそうです。


SystemVerilogの規格書にも記載があります。

「Verilog is a registered trademark of Cadence Design Systems, Inc.」


ただ、「Verilog - ウィキペディア」や「Verilog - WIKIPEDIA」を見ると、
ほとんど言語を指すような説明になってます。
英語のほうは Cadenceの文字すら出てこないですねw


Verilog-HDL と Verilog HDL

世界的には「Verilog HDL」が正しいそうです。
ウィキペディアにも「-」は要らないと記載がありますね。


上記の細かい話(背景など含む)はこちらの本の
「Appendix:SystemVerilogクロニクル」に書いてあります。
読んでみると結構面白いのではないかと思います♪


SystemVerilog設計スタートアップ


SystemVerilog設計スタートアップ


あれ!?これじゃ、ほとんど本の宣伝ですね(笑)

[雑記] 何歳まで技術者として働きた・・・

Tech-On! 設計・生産とITに以下の記事が投稿されていました。


「何歳まで技術者として働きたいと思っていますか」の結果速報


述べ 542件(人数かな)がアンケートに答えてくれたようです。
これに答えた年齢も知りたいですね。
若い人がアンケートに答えているのか、それともこのアンケート結果に近い人なのか。


ちなみに、私は何歳とか考えたことないので、
ほどほど・楽しく出来ればいいですかね~

[連絡] ブログマガジン(ブロマガ)に移行します。

いつも閲覧いただきありがとうございます。
おかげさまで少しずつではありますが、アクセス数が増え
トータルアクセス数が3万人を突破しました。


本日(4/1)は新しい気持ちを胸に入社式があり、
新しい社会人の誕生かと思います。


「LSI設計雑記帳」も新たなスタートをきりたいと思い、
今までの個人的なメモ形式をやめて、
ブログマガジン(メールマガジン:メルマガ)に移行します。
金額ですが、「100円/6ヶ月」 です。


ただ、内容を濃くしたいと考えているため、
今までのように毎日更新という訳にはいきません。
更新頻度は「10件/月」を目標に致します。


現在考えているモノとしては、論文なりのドキュメントを
要約したものなどを書いていこうと思っています。
その中で手法やツールなどの話も出てくるでしょう。
なるべく先端の技術や手法を届けられればと思います。


これからもよろしくお願いします。

続きを読む

[雑記] 各ツールの設定なども教えてくれる Forum

大した話ではないのですが、SystemVerilogとか UVMなどの掲示板が存在します。


そこには、各社のツールの設定などが分からない人が スレッドを立ててたりします。
見ていると面白いなーと思ってりして見てます。


Using VCS SystemVerilog Assertion Library in Cadence


とか


Overriding UVM version obtained from vcs with a version of UVM from Accellera


とか


UVM transaction recording in Questasim


もちろん、本当にサポートして欲しい時は専用Q&Aサイトを使うと思いますけど。


[案内/告知] SystemVerilog読書会開催

IEEE1800-2012が無償で公開されたことを記念して
読書会を開きたいと思います。



感触が良ければ、各週でやりたいと思います。


初めての取り組みなので、日時や内容についてご意見いただければと思います。
深夜よりも早朝が良い!っといった意見も歓迎します。


開催にあたってのご意見などは、Twitterでも構いませんし
Lingrでも構いませんので、よろしくお願いします。


Lingr 参考

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