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C-to-Silicon Compilerセミナー2012に参加

5/18(金)に開催された
C-to-Silicon Compilerセミナー2012」に行って来ました。

高位合成ツールを使ったFPGA用映像処理回路の開発例


DA SHOW/CDNLive!Japan 2010で導入発表を行い、今回は成果発表。
前はASIC開発が多かったが、最近はFPGAのほうが多いとのこと。
従来の設計フローが仕様書を書かずに RTLを書いてFPGA実機上で動作確認していた。
このようなフローの改善とFPGA→ASICへのテクノロジー変更や
機能変更時の柔軟性を求めて高位合成(CtoS)を導入したとのこと。
導入した際の目標を以下のように設定した。
従来のRTL設計に比べて、
 - 新規設計の場合:期間1/2に削減
 - 流用設計の場合:期間1/10に削減
設計期間:12ヶ月、設計者:7名(6名が初心者)
この6名に関しては、金をかけて教育/トレーニングを行った。
設計にあたっては、スタイルガイド制定し記述のパターン化を図った。
高位合成後のRTLの等価性検証はRTLシミュレーションで確認した。
手設計RTL(3%)があることと、処理レイテンシの確認も合わせて行うための模様。
目標である動作周波数や回路規模、設計期間は達成できた。
高位合成の導入メリットとして、以下の3点を挙げていた。(より詳細は資料を)
 早期の仕様検討、手戻り設計の削減、設計効率の向上
再利用性の試行として、ASIC化する場合にどうなるかの取り組みを実施。
FPGA用に高位合成したRTLだと、動作周波数:300MHzではタイミングがメットしなかったが、ASIC用(多分、回路制約と予想)に設定を変更するだけでタイミングがメットしたとのこと。
最後に、ツールへの要望として14点ほどの項目を挙げていた。
一番気になったのは、
 FPGA用だと論理合成ツールとの一体化は不要。そして高いという点だった。

会津大学におけるC-to-Silicon Compilerを用いた設計教育の取り組みについて


会津大学は国内で初のコンピュータのみ大学。
今回、Cadenceが発行した「TLM-Driven Design and Verification Methodology」を
使用した講義を取り入れた。講座を行った後にSystemCからのIPブロック設計を行う
演習も用意。学生が条件の範囲内でアプリを選択し、CtoSによる高位合成、
IESによるSystemC, RTLモデルのシミュレーションを行うというもの。
課題に取り組める期間は約一ヶ月半。
最初の取り組みとしては学生はよく頑張った(要求以上の成果をあげた)ということ。
学生の視点から、資料(合成可能なSystemCの記述など)が不十分ということや、
ツールの使い方やエラーへの対処が良くわからないなどいう問題点もあった。
今後の取り組みとしては、RTL以降のフローとリンクなり、検証の強化、
システムレベル設計の強化(OVP,Simulink)を挙げていた。


ツールのロードマップも聞けてなかなか面白かったです。
早く12.2が出てこないかなーと思ってます。
学生も使えるなんて、SystemCでの設計事例は今後も増えそうですね。
(個人的には発表での導入事例はお腹いっぱいです。。。)
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