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[SystemVerilog] foreach(配列編)

きっかけはこちらのスレッドです。


To write a simple checker


ここに foreach文の引数に配列を入れた場合のものが記載しています。
というわけで、掲示板に書いてあるサンプルコードを動かしてみました。

  • サンプルコード

  •  1|module testbench ();
     2|
     3|  bit array[10][2:0][3:0];
     4|
     5|  initial begin
     6|    array[0] = '{'{1,1,0,0},'{1,1,1,1},'{0,0,1,1}};
     7|    foreach(array[i,j,k]) begin
     8|      $display("Array[%0d,%0d,%0d] = %0p", i,j,k, array[i][j][k]);
     9|      if(array[i][j][k] != 1) begin
    10|        $display("The element is not 1");
    11|      end
    12|    end
    13|    $finish(1);
    14|  end
    15|
    16|endmodule: testbench
  • 実行結果

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