Generic SV programming with generic interface ports
こちらに書いてある記事のコードを動かすとこんな感じになります。
module testbench (); logic [7:0] out; test#(4) hoge(.*); initial begin #100; $display("out = %0d", out); $finish(); end endmodule: testbench
- 実行結果
# 35 #out = 35
なかなか面白い記述というか。。。
動かしただけなので、勉強する必要ありそうです。(笑)
この記事では、LRMの 25.3.3章にある接続に関して述べています。
SystemVerilogの規格に興味ある方は本日 22:30〜 より読書会を行いますので
参加してみてはいかがでしょうか?
お待ちしております。
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