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[SystemVerilog] extern moduleの書き方

「23.5 Extern modules」を見て???って思った。
元々、各モジュールごとにコンパイルするのは普通に出来ていたことだったので、なんで「extern」が必要なのか分からなかった。


ただ、LRM の Exampleを見ると以下のような書き方が出来るらしい。

extern module m (a,b,c,d);
extern module a #(parameter size = 8, parameter type TP = logic [7:0])
                 (input [size:0] a, output TP b);

module m (.*);   input a,b,c;   output d; endmodule module a (.*);   ... endmodule


要は externにて入出力を宣言しといて、
実体のほうには、「.*」で記述するという。。。


こんな書き方しないよなーっと
なんでこんなのが SystemVerilogに入ったのだろうか???

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