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[Verilog][SystemVerilog] 複数インスタンスの書き方

複数のインスタンス記述にて、驚きがあったのでメモ。

module sub_mm();
  initial begin
    #2;
    $display("%m");
  end
endmodule

module sub_m(input reg[3:0] in);
  sub_mm hogehoge();
  initial begin
    #1;
    $display("%m");
    #3;
    $display(in);
  end
endmodule

module testbench ();

  reg[3:0] tmp=10;

  sub_m hoge(.in(tmp));
  sub_m mumumu(.in(tmp));

  initial begin
    #100;
    $finish(1);
  end

endmodule: testbench
  • 実行結果
  • # testbench.hoge
    # testbench.mumumu
    # testbench.hoge.hogehoge
    # testbench.mumumu.hogehoge
    # 10
    # 10
    

さて、sub_m をインスタンスしている記述として、

  sub_m hoge(.in(tmp));
  sub_m mumumu(.in(tmp));

と書いていたのですが、以下の書き方でも問題ないらしいです。

  sub_m hoge(.in(tmp)),
        mumumu(.in(tmp));

っと書いたところで、LRM(IEEE1800-2012)の記述ミス発見。
p674の部分ですね。

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